Question 1

Hãy giới thiệu bản thân và hành trình đến với ngành bán dẫn. Điều gì thu hút bạn vào lĩnh vực thiết kế/sản xuất chip, đặc biệt trong bối cảnh Chiến lược bán dẫn quốc gia (Quyết định 1018)?

Accepted Answer

Nền tảng học vấn (Vi điện tử, VLSI) -> Kinh nghiệm IC design/fabrication -> Động lực gắn với xu hướng bán dẫn VN -> Mục tiêu 3-5 năm. Nhấn mạnh các dự án chip đã tham gia, công nghệ node nào, vai trò cụ thể. Thể hiện hiểu biết về chiến lược bán dẫn QG - mục tiêu 50.000 kỹ sư đến 2030.

Question 2

Mô tả toàn bộ IC Design Flow từ specification đến tape-out. Tại mỗi bước, rủi ro gì cần giải quyết để đảm bảo first-pass silicon success?

Accepted Answer

Spec -> Architecture -> RTL Design -> Functional Verification -> Synthesis -> DFT -> Place & Route -> Physical Verification -> Signoff (STA, LVS, DRC) -> GDSII -> Tape-out. Nhà tuyển dụng muốn thấy hiểu biết end-to-end, không chỉ một bước. Chia sẻ ví dụ thực tế về timing hoặc DRC violation và cách giải quyết. Phân biệt front-end vs back-end.

Question 3

Giải thích các kỹ thuật low-power design cho IoT. Trade-off giữa power, performance và area (PPA) bạn đã gặp trong dự án thực tế?

Accepted Answer

Dynamic vs Static power -> RTL: clock gating, operand isolation -> Architecture: Multi-Vdd, DVFS, power gating -> Physical: gate sizing, Vt swapping -> Trade-off PPA cụ thể. Nhà tuyển dụng đánh giá kiến thức kỹ thuật về thiết kế tiêu thụ điện thấp và khả năng phân tích những đánh đổi thực tế trong dự án cụ thể. Ứng viên mạnh giải thích được các kỹ thuật cụ thể như clock gating, power gating và dynamic voltage scaling kèm con số tác động thực tế - ví dụ clock gating giảm 30-40% công suất động - và quan trọng hơn là trình bày được những đánh đổi thực tế đã gặp: giảm công suất thường làm tăng diện tích chip hoặc giảm hiệu suất. Điểm cộng nếu ứng viên đưa được con số cụ thể từ dự án thực tế thay vì chỉ mô tả lý thuyết.

Question 4

Trình bày các bước chính trong quy trình chế tạo wafer CMOS. Trong bối cảnh Viettel xây fab 32nm, những thách thức kỹ thuật nào cần giải quyết?

Accepted Answer

Wafer prep (Czochralski) -> FEOL (Oxidation, Photolithography, Etching, Ion implant) -> Gate formation -> BEOL (metallization, CMP) -> Thách thức 32nm (immersion litho, high-k metal gate, strain engineering). Trình bày có hệ thống theo thứ tự quy trình. Khi nói về thách thức 32nm, đề cập immersion lithography, high-k metal gate, strain engineering. Viettel HPT đã khởi công nhà máy chip 32nm tại Khu CNC Hòa Lạc (16/01/2026, diện tích 27 ha), mục tiêu sản xuất thử nghiệm 2027-2028 và tối ưu hóa 2028-2030. (Số liệu tham khảo tới T8/2026 từ VnExpress, CafeF. Tìm nguồn mới nhất)

Question 5

So sánh các phương pháp đóng gói chip (wire bonding, flip-chip, fan-out WLP) và quy trình testing (wafer sort, final test). Liên hệ với FPT ATP plant tại Bắc Ninh.

Accepted Answer

Wire bonding (low cost, mature) -> Flip-chip (high performance) -> Fan-out WLP (compact, mobile/IoT) -> 2.5D/3D (HBM, chiplet) -> Testing: wafer probe -> die sort -> package -> final test -> burn-in. Advanced packaging ngày càng quan trọng khi Moore

Question 6

Silicon từ fab không hoạt động đúng spec. Mô tả phương pháp debug từ failure analysis đến root cause. Bạn đã gặp tình huống tương tự chưa?

Accepted Answer

Triage (functional/parametric/yield) -> Reproduce (test pattern trigger) -> Isolate (ATE, scan debug, JTAG) -> Analyze (FIB, SEM, EMMI) -> Root cause (design bug vs process defect vs test escape) -> Corrective action. Nhà tuyển dụng đánh giá tư duy gỡ lỗi có hệ thống và kinh nghiệm thực tế với silicon từ fab, không phải khả năng trình bày lý thuyết. Ứng viên mạnh trình bày quy trình rõ ràng theo từng bước - thu thập triệu chứng, phân lập trường hợp tái hiện, phân biệt lỗi thiết kế, lỗi quy trình sản xuất và khoảng trống bao phủ kiểm tra - thay vì nhảy vào kết luận. Điểm cộng nếu ứng viên kể được một tình huống cụ thể gồm chip nào, lỗi gì, công cụ nào đã dùng và kết quả phân tích nguyên nhân gốc dẫn đến hành động khắc phục cụ thể.

Question 7

Yield là chỉ số sống còn. Giải thích các phương pháp cải thiện yield (DFM, SPC). Bạn xử lý thế nào nếu yield đột ngột giảm 15%?

Accepted Answer

Yield model (Poisson, Murphy) -> DFM (redundancy, via doubling, metal fill) -> DFT (scan, BIST) -> SPC, defect inspection -> Yield drop: Pareto analysis, split lot experiment, correlation với equipment changes. Phân loại yield loss (random vs systematic). Với scenario 15% drop: kiểm tra wafer map pattern, correlate với equipment logs, review recipe changes, split lot test.

Question 8

Mô tả workflow với Cadence Virtuoso cho analog/mixed-signal design. Bạn set up testbench, chạy simulation gì, và đảm bảo kết quả khớp silicon thực tế thế nào?

Accepted Answer

Schematic -> Testbench setup -> Spectre/ADE (DC, AC, Transient, Noise) -> PVT corners (SS/TT/FF) -> Monte Carlo -> Post-layout simulation (parasitic extraction) -> Silicon correlation. Nêu rõ dùng ADE Explorer hay ADE XL. Giải thích tại sao post-layout simulation quan trọng (parasitic RC). Chia sẻ kinh nghiệm silicon correlation - nơi simulation khác silicon.

Question 9

So sánh Synopsys Design Compiler và IC Compiler 2 trong digital design flow. Bạn viết SDC constraints và fix timing violation thế nào?

Accepted Answer

DC: synthesis, technology mapping -> ICC2: floorplan, placement, CTS, routing -> SDC: create_clock, set_input_delay, false_path, multicycle_path -> Timing closure: analyze worst paths -> sizing, buffering -> ECO. Fix setup violations trước (buffer, resize cell), sau đó fix hold violations (insert delay buffer). Nhấn mạnh Tcl scripting cho automation. Đề cập useful skew, clock gating check.

Question 10

Kể về dự án tape-out bạn đã tham gia. Vai trò, team size, technology node, và khó khăn lớn nhất từ RTL freeze đến GDSII hand-off?

Accepted Answer

Bối cảnh (loại chip, ứng dụng) -> Vai trò (front-end hay back-end) -> Tech node và foundry -> Team structure -> Thách thức (timing, power, area, schedule) -> Kết quả (first-pass success? respin?). Nhà tuyển dụng đánh giá chiều sâu kinh nghiệm thực tế trong quy trình tape-out, không chỉ hiểu biết lý thuyết về các giai đoạn thiết kế. Ứng viên mạnh trình bày theo cấu trúc STAR với thông tin kỹ thuật cụ thể - công nghệ node (65nm, 28nm, 14nm), foundry (TSMC, Samsung), công cụ EDA đã dùng - kèm con số thực tế như kích thước die, số gate và tần số mục tiêu. Điểm cộng nếu ứng viên kể được về một respin, giải thích nguyên nhân gốc và bài học dẫn đến thay đổi quy trình cụ thể.

Question 11

Chia sẻ kinh nghiệm verification lớn nhất. Block nào, UVM testbench, coverage closure strategy, và bug critical nhất bạn bắt được trước tape-out?

Accepted Answer

Block/IP verified -> UVM architecture (agent, driver, monitor, scoreboard, coverage) -> Constrained random vs directed -> Coverage targets (functional 100%, code >95%) -> Critical bug story. Nhà tuyển dụng đánh giá kinh nghiệm xác minh thực tế ở quy mô lớn, đặc biệt khả năng xây dựng chiến lược đóng bao phủ và phát hiện lỗi quan trọng trước tape-out. Ứng viên mạnh mô tả được block đã xác minh, kiến trúc UVM testbench và chiến lược đóng bao phủ cụ thể, sau đó kể về lỗi quan trọng nhất đã phát hiện - giải thích tại sao kiểm tra trực tiếp không bắt được mà phải dùng kiểm tra ngẫu nhiên có ràng buộc, và trường hợp đặc biệt nào liên quan. Điểm cộng nếu ứng viên đề cập đến xác minh dựa trên assertion (SVA) hoặc xác minh hình thức bằng JasperGold/VC Formal.

Question 12

Trước tape-out 2 tuần, team phát hiện timing violation nghiêm trọng trên critical path. Manager muốn ship đúng hạn. Bạn xử lý thế nào?

Accepted Answer

Đánh giá severity (bao nhiêu ps? path nào? corner nào?) -> Fix nhanh (ECO: sizing, buffer, useful skew) -> Workaround (frequency derating, voltage margin) -> Risk assessment (ship vs delay) -> Data-driven communication. Không trả lời "delay vô điều kiện" cũng không "ship bằng mọi giá". Nếu violation nhỏ (vài ps) trên worst-case corner, có thể accept với margin analysis. Nếu lớn, propose ECO plan.

Question 13

Team design và verification bất đồng về coverage closure criteria. Design muốn tape-out sớm, verification cho rằng coverage chưa đủ. Bạn giải quyết thế nào?

Accepted Answer

Lắng nghe cả hai -> Data-driven review coverage holes -> Triage: critical (must close) vs nice-to-have -> Focused tests cho critical gaps, waive low-risk -> Post-silicon validation plan cho remaining risks. Thể hiện leadership và mediation. Phân loại coverage gaps theo risk: high-risk features (new IP, complex protocol) phải close, low-risk (legacy) có thể waive. Coverage waiver document và sign-off process.

Question 14

VN đặt mục tiêu 50.000 kỹ sư chip đến 2030, Viettel xây fab, FPT mở ATP. Tại sao bạn muốn làm việc tại công ty chúng tôi thay vì Intel, Samsung, Marvell?

Accepted Answer

Hiểu biết công ty -> Alignment cá nhân -> So sánh trung thực (công ty VN: ownership, impact vs MNC: process, training) -> Đóng góp cụ thể -> Vision dài hạn trong hệ sinh thái bán dẫn VN. Tránh nói chung "muốn đóng góp cho đất nước" - hãy cụ thể. Nếu công ty VN: nhấn mạnh ownership, xây dựng từ đầu. Nếu MNC: access to advanced node, world-class methodology.

Question 15

Mức lương kỳ vọng của bạn? Bạn đã tìm hiểu mặt bằng lương kỹ sư bán dẫn tại VN hiện nay chưa?

Accepted Answer

Research thị trường -> Yếu tố cân nhắc (base, bonus, equity/ESOP, training) -> So sánh (công ty VN vs MNC vs overseas) -> Giá trị bạn mang lại -> Total compensation. Nhà tuyển dụng đánh giá khả năng tự định giá dựa trên mặt bằng thị trường ngành bán dẫn - một ngành có mức lương tăng nhanh do khan hiếm nhân lực nghiêm trọng tại Việt Nam. Ứng viên nên nêu mức kỳ vọng cụ thể và tự tin dựa trên chuyên môn - tham khảo T8/2026: Fresh grad 15-35 triệu, Junior 22-50 triệu, Mid 35-80 triệu, Senior 50-120+ triệu, Lead 80-180+ triệu (gross) - đồng thời chủ động hỏi về tổng thù lao bao gồm ngân sách đào tạo và RSU/ESOP. Điểm cộng nếu ứng viên biết kỹ sư analog/RF và advanced node thường thương lượng được mức cao hơn đáng kể. Số liệu tham khảo từ Levels.fyi và FPT; thực tế thay đổi nhanh, nên kiểm tra nguồn mới nhất.

Question 16

Bạn có câu hỏi nào cho chúng tôi về team, dự án, hoặc định hướng công nghệ?

Accepted Answer

Hỏi 2-3 câu: (1) Chip tiếp theo target technology node nào? Timeline tape-out? (2) Team structure, ratio design/verification? (3) Training cho advanced node/methodology? KHÔNG hỏi những gì tìm được trên website. Hỏi câu chỉ người trong team mới trả lời được: tech node, EDA flow, collaboration model với foundry/OSAT.